西数宣布基于RISC-V的SweRV新内核设计

（来自：WD，via AnandTech）

据悉，SweRV Core EH2 似乎用于微控制器的 32-bit 有序内核，使用 9 级流水线 @ 2 路超标量设计，并支持同时多线程。

简而言之，EH2 就是去年推出的 EH1 的性能增强版本，支持 SMT、使用台积电的 16nm FinFET 工艺打造，以实现最佳的 PPA（功率、性能和面积）效率。

SweRV Core EH2 仍将用到与 EH1 相同的领域，比如 SSD 的主控上。基于西数自家的仿真结果，EH2 内核可带来 6.3 CoreMark / MHz 的性能表现，高于 EH1 的 4.9 CoreMark / MHz 。

EH2 的尺寸（基于 16nm 制程）仅为 0.067 平方毫米，较 EH1 的 0.11 平方毫米（基于 28nm 制程）改进显著。

相比之下，SweRV Core EL2 旨在小型化，以替代控制器 SoC 中必须尽可能小的顺序逻辑和状态机。

EL2 本身是个 32-bit 有序内核，采用 1 路标量和四级流水线设计。西数表示将 EL2 的内核面积为 0.023 平方毫米，可带来 3.6 CoreMarks / MHz 的性能。

上述三种 SweRV 内核都将在不久的将来，用于西数的各种产品中。同时，该公司还希望它们能造福和丰富 RISC-V 生态系统。

同时，西数展示了自家首款基于以太网兼容结构协议的 OmniXtend 缓存一致性存储器的硬件参考设计，以方便芯片开发人员将之嵌入各自的设计中。

最初，该体系结构将被用于连接至 CPU 的持久性内存，但也可以集成到 GPU、FPGA、机器学习加速器等组件中。感兴趣的朋友可从 Chips Alliance 那里获得，且后者还将负责 OmniXtend 协议的进一步开发。

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